半導体のGAAナノシートの作り方は？板を宙に浮かせる積層の工夫

何のために、ゲートで囲むのか

トランジスタは、電気を流したり止めたりする、小さなスイッチです。電気の通り道があり、その上に「ゲート」があって、ゲートが電圧で、通り道を開け閉めします。

ここで大切なのは、ゲートの力が、通り道のすみずみまで届くことです。届かない場所があると、スイッチを切ったつもりでも、そこから電気がすり抜けてしまいます。そこで、ゲートが通り道に触れる面を増やす工夫が続けられてきました。ひれのような通り道を、三方向から囲むFinFETの次の形が、ゲートが通り道を、まわり全部で囲む「GAA（ゲート・オール・アラウンド）」です。まわり全部を囲むと、ゲートの力が、通り道のすみずみまで届きやすくなります。

GAAの目的は、ゲートで通り道を完全に囲んで、電気をしっかり制御することです。

困りごと：板が土台にくっついていたら、下にゲートを回せない

GAAの通り道は、薄いシリコンの板で、これを「ナノシート」と呼びます。ここで、困ったことが起きます。まわり全部を囲むには、板の上や横だけでなく、板の下にも、ゲートを回さなければなりません。ところが、板がシリコンの土台にくっついたままだと、板の下には、ゲートの入る場所がありません。

つまり、GAAを作るには、板を、土台から浮かせる必要があります。しかも、板は、厚さが数ナノメートルしかない、ごく薄いものです。1ナノメートルは、10億分の1メートルです。それほど薄い板を、宙に浮かせて、何枚も重ねたいのです。

発想：あとで取り除く材料を、はさんでおく

この困りごとへの答えは、少し意外です。板と板のあいだに、あとで取り除く材料を、はさんで積んでおくのです。積み終わってから、はさんだ材料だけを取り除けば、シリコンの板は、まわりが空いて、宙に浮きます。

この、あとで取り除く材料に使われるのが、シリコンゲルマニウム（SiGe）です。シリコンに、ゲルマニウムを混ぜた材料です。こうして、GAAの製造は、シリコンとSiGeを、交互に積み重ねる工程から始まります。残るのはシリコンの層で、SiGeの層は、役目を終えると取り除かれるため、「犠牲層」と呼ばれます。

作り方：エピタキシャル成長で、結晶の層を育てる

では、この積層は、どうやって作るのでしょうか。使われるのが、「エピタキシャル成長」という方法です。単結晶の基板の上に、薄い単結晶の層を、育てる工程です。基板が単結晶なので、その上に育てる層も、単結晶になります。シリコンの層を育て、その上にSiGeの層を育て、またシリコンの層を育てる。これを繰り返して、層を交互に重ねます。

層は、ごく薄く作られます。試作構造を原子レベルで観察した結果、チャネルになるシリコンの層は、厚さが5ナノメートルでした。最初のSiGe層とシリコン層の厚さを、どちらも5〜20ナノメートルとする設計例もあります。実際の厚さは、会社や世代によって異なります。

なぜSiGeなのか：育てやすく、しかも選んで取り除ける

取り除く材料なら、何でもよさそうに思えます。それでも、SiGeが選ばれるのには、理由があります。

1つ目は、結晶の並びが、シリコンに近いことです。シリコンとゲルマニウムは、結晶の格子の大きさが、約4.2％違います。SiGeの格子の大きさは、その中間にあります。そのため、SiGeは、シリコンの上に、結晶として育てやすい材料です。ただし、格子の大きさが少し違うため、層には「ひずみ」がかかります。ひずみのある層は、ある厚さを超えると、結晶の欠陥ができて、ひずみが緩んでしまうことが知られています。積層の層が、薄く作られる理由の1つです。

2つ目は、シリコンを削らずに、SiGeだけを取り除く「選択エッチング」ができることです。「シリコンをエッチングせずに、SiGeを取り除く」選択エッチングが、使われています。残したいシリコンを傷めずに、犠牲層だけを取り除ける。これが、犠牲層に、SiGeが使われる大きな理由と考えられます。

この節の「だからSiGeが選ばれる」という部分は、資料の記述を組み合わせた説明です。特定の資料が、その理由をそのまま述べているわけではありません。

取り除くと、板が宙に浮き、ゲートが囲める

積層ができたら、あとの工程で、SiGeだけを取り除きます。この工程は「チャネル解放」と呼ばれます。取り除くと、シリコンの板は、まわりが空いた状態になり、宙に浮きます。そこへ、ゲートが入り込み、板をぐるりと囲めるようになります。

取り除くために、わざわざ育てておく。これが、ナノシートの積層の、いちばんの工夫です。

現場の視点：層と層の境目の品質を見る

エピタキシャル成長で重ねた層は、層と層の境目（界面）の状態が、のちの性能に関わります。初期のGAA試験構造を調べた結果、上側の界面と下側の界面とで、粗さや、小さな穴（ピンホール）のでき方が違うことが報告されています。その違いは、層を育てた順序、つまりエピタキシャル成長の履歴によるものと見られています。電子顕微鏡の技術を使って、原子レベルの粗さを、立体的に観察した結果です。こうした観察や計測は、半導体の「検査・計測」の仕事につながります。

また、SiGeを取り除く前には、SiGeの層を横から少し削って凹みをつくる工程が入ることがあります。これは、次に作る「内側スペーサー」の前の大事な工程で、その深さをどう測るかも、研究されています。積層をつくる工程は、あとの工程の品質にも、つながっています。

ことばのおさらい

• GAA：ゲート・オール・アラウンド。ゲートが、通り道のまわり全部を囲む形です。
• ナノシート：薄い板状の、電気の通り道です。シリコンでできています。
• SiGe（シリコンゲルマニウム）：シリコンにゲルマニウムを混ぜた材料です。GAAの製造では、あとで取り除く犠牲層に使います。
• エピタキシャル成長：単結晶の上に、薄い単結晶の層を育てる方法です。
• チャネル解放：SiGeの層を取り除いて、シリコンの板を、宙に浮かせる工程です。
• 界面：層と層の、境目のことです。

よくある誤解

Q. ナノシートは、シリコンとSiGeの、両方でできているのですか？

いいえ。積層をつくるときは、両方を使いますが、最終的にナノシートとして残るのは、シリコンの層です。SiGeの層は、あとで取り除かれます。

Q. 取り除く層を育てるのは、無駄ではないのですか？

無駄ではありません。取り除くからこそ、板のまわりに空間ができて、ゲートが板をぐるりと囲めます。

まとめ

付記：この記事の根拠

参考にした公式情報

• imec「The near-term logic technology roadmap: three generations of GAA nanosheet technology」
• IBM Researchほか「Development of SiGe Indentation Process Control for Gate-All-Around FET Technology Enablement」（arXiv:2201.04725）
• Karapetyanほか「3D Atomic-Scale Metrology of Strain Relaxation and Roughness in Gate-All-Around (GAA) Transistors via Electron Ptychography」（arXiv:2507.07265）
• NPTEL（IIT）講義「Fabrication of CMOS Integrated Circuits」スライド31
• GlobalFoundries特許 US10297664B2「Nanosheet transistor with uniform effective gate length」
• S. Dhar「Analytical Mobility Modeling for Strained Silicon-Based Devices」（TU Wien）2.1節
• A.I. Zhmakin「Strain relaxation models」（arXiv:1102.5000）