SynopsysとTSMC、AI半導体設計をエージェント型AIと先端実装で加速

2026年9月23日、半導体設計ソフトウェア大手のSynopsysは、TSMCとの協業を拡張し、AI半導体の設計を支援する仕組みを発表しました。対象は、TSMCのA14向け設計フロー、エージェント型AI、複数チップを組み合わせる先端パッケージ、光接続、そしてN2P向けの半導体IPです。これは新しい単一チップ製品の発表というより、先端プロセス、設計ソフト、IP、パッケージを一体で扱う設計基盤の強化と見ると理解しやすいニュースです。Synopsys公式発表

何が発表されたのか

Synopsysによると、TSMCのA14向けにデジタルおよびアナログ設計フローの認証を進め、エージェント型AIの機能を組み込んだとしています。発表された対象には、既存のアナログ設計を新しいプロセスへ移行する作業、LLMを使ったデジタル設計の解析、3DIC Compilerによるチップレットのフロアプラン協調最適化などが含まれます。

エージェント型AIとは、質問に答えるだけでなく、設計者の指示に応じて探索、解析、修正、検証といった複数の工程を連続して進める自動化の考え方です。たとえば、設計条件をもとに複数の配置案を試し、結果を比較し、問題のある部分を見つけるといった作業を支援します。ただし今回確認できるのは、Synopsysがこの機能を設計フローに組み込んだという企業発表です。設計期間が何％短くなったか、実際の顧客製品で性能や電力がどの程度改善したかは示されていません。

AIチップで重要になるCoWoSと電源設計

AI半導体では、1枚の大きなチップだけでなく、演算用の複数ダイとHBMなどの高帯域メモリーを一つのパッケージにまとめる構成が広がっています。TSMCのCoWoSは、インターポーザーと呼ばれる配線基板の上に、複数の演算ダイやHBMを配置する2.5D実装技術です。チップを分けることで設計や製造の柔軟性を高められますが、配線、電源、熱、信号品質を同時に成立させる必要があります。

今回Synopsysは、CoWoS上のマルチダイ設計で、統合電圧レギュレーター（IVR）を設計・シミュレーションする環境を3DIC Compilerで提供すると説明しました。IVRは、電圧を変換する回路を電力を使う回路の近く、場合によってはパッケージ内やダイの近くに置く考え方です。電源を短い距離で供給しやすくなる一方、熱、ノイズ、実装面積が増える可能性もあり、電源だけを見ればよい技術ではありません。

TSMCは2026年4月の公式資料で、CoWoSについて5.5レチクルサイズの製品を生産中と説明しています。また、約10個の大型演算ダイと20個のHBMスタックを統合できる14レチクルサイズ品を2028年に量産予定としています。これは将来計画であり、2026年時点ですでにその仕様が量産されているという意味ではありません。TSMC公式技術シンポジウム資料

光接続とCPOは何を解決するのか

AIデータセンターでは、計算チップとメモリーだけでなく、チップやサーバー同士のデータ移動も大きな電力と時間を消費します。CPOは、光エンジンを電気スイッチや演算系の近く、または同じパッケージに配置する技術です。電気信号だけで長距離・高速通信を行う場合に比べ、接続に必要な電力や遅延を抑える方向の技術として期待されています。

Synopsysは、TSMCのCOUPE向けに、3D実装、光回路と電子回路の協調設計、熱や電磁気などを含むマルチフィジックス解析、最適化を組み合わせたCPO設計・検証フローを継続すると説明しました。光学部品、電子回路、パッケージを別々に設計すると、最終段階で性能や熱の問題が見つかる可能性があります。これらを同じ設計環境で扱うことが、今回の協業の重要な意味です。

一方、TSMCの公式資料にある「COUPE on substrateを2026年に生産開始する予定」という記述は計画表明です。2026年9月23日の発表時点で、COUPEの量産実績や顧客製品への広範な採用が確認されたことを意味しません。TSMCのCOUPE関連説明

N2P向けIPとUCIeの意味

Synopsysは、TSMCのN2P向けに、PCIe 7.0、HBM4、LPDDR6・5X・5、224G Ethernet PHY、UCIe、OTP、PVT監視IPなどで有効化またはテープアウトの節目に到達したと発表しました。IPとは、半導体に組み込める機能回路の設計資産です。自社ですべての回路を一から設計する負担を減らし、標準化された通信やメモリー接続を利用しやすくします。

UCIeは、異なるチップレットをパッケージ内で接続するための標準規格です。AIアクセラレーター、CPU、I/O回路などを別々のダイとして設計し、組み合わせる際の共通インターフェースになります。Synopsysはさらに、TSMC N3PテストチップとCoWoS-Sインターポーザーを使ったUCIe-A 32G・40Gのシリコン実証、2nmと3nmでの64G UCIe IPのテープアウト完了を主張しています。

ここで注意したいのは、用語が示す段階の違いです。「IPの有効化」は設計で使える状態にしたこと、「テープアウト」は製造投入に向けた設計データを確定したこと、「シリコン実証」は試作チップで動作を確認したことを指します。いずれも重要な進展ですが、量産採用、量産歩留まり、実製品の性能を自動的に保証するものではありません。

このニュースの限界と今後の注目点

今回の発表から、AI半導体の設計が直ちに高速化し、製品の電力や性能が改善したと結論づけることはできません。エージェント型AIの設計時間短縮率、PPA（性能・電力・面積）の比較、顧客名、量産採用数、歩留まりなどの独立した検証値は示されていません。A14の認証、N2P向けIP、UCIeの実証も、Synopsysの公式説明に基づく成果です。

今後は、次の点を確認すると発表の実効性を判断しやすくなります。

• エージェント型AIを使った実際の設計で、期間、電力、性能、面積がどの程度変わったか。
• N2P向けIPやUCIeが、顧客の量産チップに採用されたか。
• COUPEの生産開始予定が実績に移り、光接続の歩留まりや信頼性が示されるか。
• 大型CoWoSの計画が予定どおり進み、HBM、熱、電源を含むシステムとして安定生産できるか。

TSMCのA13はA14の直接縮小版として説明され、A14設計ルールとの後方互換性と2029年の量産予定が示されています。これもロードマップ上の計画です。今回のニュースは、AI半導体の競争軸が微細化だけでなく、設計自動化、チップレット、電源、光通信、パッケージの総合力へ広がっていることを示すものといえます。TSMCのA13・A14ロードマップ

出典

• Synopsys and TSMC Partner to Accelerate AI Systems Innovation with Agentic AI and Advanced Design（Synopsys、2026年9月23日）
• TSMC Debuts A13 Technology at 2026 North America Technology Symposium（TSMC、2026年4月23日）
• TSMC 2026 North America OIP Ecosystem Forum（TSMC公式イベント一覧、2026年9月23日開催）