チップレットを一つのパッケージに並べても、会話の方法がバラバラでは一つのシステムとして動かせません。UCIeは、パッケージ内でダイ同士を短距離・高速につなぐための共通ルールを整え、チップレット設計を組み合わせやすくする業界標準です。
- UCIeはチップレットそのものではなく、ダイ間接続の共通仕様
- 電気信号だけでなく、プロトコルやソフトウェアからの見え方まで扱う
- PCIeやCXLの仕組みをパッケージ内の接続で利用できる
- 標準化は相互運用を助けるが、任意の他社ダイを無条件に混載できる保証ではない
回路設計、検証、パッケージ、評価、ソフトウェアなど、自分の経験に近い入口を10問で整理できます。
まず、チップレット間接続は何が難しい？
ダイとは、ウェハから切り分けた回路の一片です。複数のダイを組み合わせるチップレット設計では、ダイの境界を越えてデータを送るための新しい接続が必要になります。
ところが、送る電圧、接続点の並び、通信速度、エラーの見つけ方、起動時の設定、上位ソフトウェアからの見え方が各社独自では、別々に作られたダイを接続するたびに専用設計が必要です。信号が届くだけでは足りず、両側が同じ意味で情報を読み、異常時に回復し、システムとして起動できなければなりません。
UCIeとは？
UCIe（Universal Chiplet Interconnect Express）は、パッケージ内のダイ間インターフェースを標準化するオープンな業界仕様です。UCIe Consortiumは2022年に最初の仕様を公開し、物理層、ダイ間プロトコル、ソフトウェアモデル、適合試験を一つの枠組みとして整備しています。
名前に「Chiplet」とありますが、UCIeがダイの内部回路や製造プロセスのすべてを決めるわけではありません。主役は、隣り合うダイの境界にある通信インターフェースです。パッケージ方式そのものを一種類へ固定する規格でもありません。
第36話の答え：UCIeの信号はどう進む？
初心者向けに一行で言うと、送る側のPHYがビットを電気信号として出し、パッケージ内の接続点と短い配線を通って、受ける側のPHYが読み取る、という流れです。
これは信号経路を理解するための概念図です。実際の回路や波形、配線の細部を一つに決めて示すものではありません。電気的に送受信できる状態を整えるのが物理層、届いたデータをどの順序・形式で扱うかを整えるのがプロトコルです。どちらか一方だけでは、ダイ同士の通信は成立しません。
3つの層を平易に理解する
1. 物理層：0と1を実際に運ぶ
物理層（PHY）は、電気信号としてビットを送受信する最下層です。接続点であるバンプの配置、データを送るレーン、クロック、電気特性、リンクを立ち上げる手順などを扱います。UCIeは一般的な有機基板向けと、より高密度な先端パッケージ向けの利用を想定し、世代を重ねて3D実装にも範囲を広げています。
ここで大切なのは、PCの外付けケーブルではなく、同じパッケージ内の短い距離に最適化されていることです。距離が短いため、帯域密度と電力効率を高めやすい一方、パッケージ配線やバンプの精度が性能を左右します。
2. プロトコル：届いた情報の意味と信頼性をそろえる
プロトコルは、情報をどの形で送り、順序やエラーをどう扱うかという会話の手順です。UCIeのDie-to-Die Adapterは、リンク状態の管理、CRCによる誤り検出、再送などを支えます。CRCは、送ったデータが途中で変化していないかを確認する仕組みです。
上位にはPCIeやCXLを運ぶ標準的な方法があり、用途に応じてRaw Modeなどほかのストリーミングプロトコルを扱う道もあります。Raw Modeは「何でも自動で互換になるモード」ではなく、利用するプロトコル側にも整合と検証が必要です。
3. ソフトウェアモデル：既存の仕組みから使いやすくする
ソフトウェアモデルは、OS、ファームウェア、ドライバーから接続先をどう見せ、設定し、利用するかという考え方です。PCIeやCXLの確立したモデルを活用すれば、ダイが分かれていても、ソフトウェアからは既存のデバイスやメモリ資源に近い形で扱える可能性があります。
ただし、UCIeを使えばアプリケーションが必ず無変更で動くという意味ではありません。接続する機能、採用プロトコル、システム構成に応じたファームウェアやドライバーの設計は残ります。
PCIe・CXLとの関係
| 規格 | 初心者向けの役割 | UCIeとの関係 |
|---|---|---|
| UCIe | パッケージ内のダイ同士をつなぐ共通インターフェース | 物理層から上位プロトコルの運び方、ソフトウェアモデルまで定義 |
| PCIe | CPUとSSD、GPUなどを結ぶ汎用I/Oの仕組み | 確立した発見・設定・データ転送のモデルをUCIe上で利用できる |
| CXL | CPU、アクセラレーター、メモリ間でキャッシュ一貫性やメモリ利用を支える仕組み | CXLのプロトコルをパッケージ内のUCIeリンクで運べる |
キャッシュ一貫性とは、CPUやアクセラレーターが同じデータのコピーを持つとき、古い値と新しい値が食い違わないよう整合を保つ仕組みです。CXLはこのようなメモリの意味を扱います。一方、UCIeはダイ間の物理接続と運搬の枠組みです。役割が重なる部分はありますが、同じ規格ではありません。
標準化で何が良くなる？
ここでいうIPは、半導体設計で再利用できる回路ブロックや設計データです。標準化によって、PHY、コントローラー、検証環境、パッケージ設計の共通化が進めば、開発期間や設計リスクを抑えられる可能性があります。
「異なる会社のダイを自由に混載できる」はまだ早い
UCIe Consortiumは複数ベンダーのチップレットを組み合わせる将来像を掲げています。しかし、仕様に対応したダイなら、通販部品のように好きなものを選んで必ず動かせる、という段階ではありません。
UCIe 2.0の公式資料も、広い「プラグ・アンド・プレイ」型のチップレット市場には、テスト、管理、デバッグを含む課題が残ると説明しています。標準は完成品を保証する魔法ではなく、関係者が同じ入口から問題を解けるようにする土台です。
どこで使われる？
想定用途は、クラウド、サーバー、高性能計算、AIアクセラレーター、メモリ、ストレージ、ネットワーク、5G、エッジ機器、自動車などです。計算ダイ同士を増やす、I/Oダイを分ける、アクセラレーターやメモリ機能を近くへ置く、光I/Oチップレットへ接続する、といった構成が考えられます。
ただし、すべての小型機器がUCIeを必要とするわけではありません。単一ダイで十分な製品では、追加のPHY面積、パッケージ、検証コストを負う利点が小さい場合があります。
UCIeに関わる仕事
SIは信号品質、PIは電源品質、DFTは検査しやすさを回路へ組み込む設計です。実際の職種名は企業で異なるため、先端パッケージを支える仕事と半導体求人票の読み方も合わせると分担を整理できます。
電気・情報・機械・材料・製造・評価のどこから関われそうか、10問で確認できます。
よくある質問
Q. UCIeはチップレットそのものですか？
いいえ。チップレットは複数ダイでシステムを構成する考え方や、そのためのダイを指します。UCIeは、それらのダイ間をつなぐ共通インターフェースです。
Q. UCIeとPCIeは同じですか？
同じではありません。PCIeは汎用I/Oのアーキテクチャとプロトコルを定めます。UCIeはPCIeのモデルや通信を、パッケージ内のダイ間接続で利用できるようにします。
Q. CXLは何のために使いますか？
CPU、アクセラレーター、メモリ間で、キャッシュ一貫性やメモリの読み書きという意味を扱うために使います。UCIeはその通信をダイ間で運ぶ土台になれます。
Q. UCIe対応なら他社のダイを自由に接続できますか？
無条件ではありません。対応速度やプロトコル、バンプ配置、パッケージ、電力、熱、検証、供給条件まで合わせる必要があります。標準化は重要な前提ですが、完成品としての互換性を単独で保証しません。
Q. UCIeを使えば必ず高速・低消費電力になりますか？
いいえ。短距離向けの効率的な接続を目指す仕様ですが、実際の性能と電力はPHY、パッケージ、速度設定、通信量、実装品質、システム設計で変わります。
Q. UCIe 3.0では何が変わりましたか？
2025年公開のUCIe 3.0では48 GT/sと64 GT/sのデータレート、管理・省電力・緊急通知などが拡張されました。GT/sは1秒間の信号転送回数を表し、アプリケーションが受け取る実データ量そのものとは異なります。
まとめ
- UCIeはパッケージ内のダイ間接続をそろえる業界標準
- 物理層、プロトコル、ソフトウェアモデル、適合試験まで扱う
- PCIeの汎用I/OやCXLの一貫したメモリ通信をUCIe上で利用できる
- 標準化は複数ベンダー連携の土台だが、任意のダイの自由な混載を単独で保証しない
